Flowrian을 이용한 디지털 논리회로 설계 및 검증 실험

실험 1. 기본 게이트 1.1. NOT 게이트 1.2. AND 게이트 1.3. NAND 게이트 1.4. OR 게이트 1.5. NOR 게이트 1.6. XOR 게이트 1.7. XNOR 게이트 1.8. Tri-State Buffer 게이트 실험 2. 부울 대수 2.1. 기본 부울 대수 1 2.2. 기본 부울 대수 2 2.3. 기본 부울 대수 3 2.4. 기본 부울 대수 4 2.5. 기본 부울 대수 5 2.6. 기본 부울 대수 6 2.7. 기본 부울 대수 7 2.8. 기본 부울 대수 8 2.9. 기본 부울 대수 9 2.10. 기본 부울 대수 10 실험 3. 부울 연산 법칙과 드모르간 정리 3.1. 부울 대수 교환 법칙 3.2. 부울 대수 OR 연산 결합 법칙 3.3. 부울 대수 AND 연산 결합 법칙 3.4. 부울 대수 분배 법칙 1 3.5. 부울 대수 분배 법칙 2 3.6. 드 모르간 정리 1 3.7. 드 모르간 정리 2 실험 4. 카르노맵을 이용한 논리간소화 4.1. 2 변수 카르노맵 간소화 예제 4.2. 3 변수 카르노맵 간소화 예제 1 4.3. 3 변수 카르노맵 간소화 예제 2 4.4. 4 변수 카르노맵 간소화 예제 1 4.5. 4 변수 카르노맵 간소화 예제 2 실험 5. 산술 연산기 5.1. 반가산기 5.2. NAND 게이트로 설계된 반가산기 5.3. 전가산기 5.4. 계층 구조의 전가산기 5.5. TTL7483을 이용한 4 비트 덧셈기 5.6. 정수 부호 변환기 5.7. 4 비트 뺄셈기 실험 6. 비교기 6.1. 1 비트 일치 감지 회로 6.2. 4 비트 일치 감지 회로 6.3. 1 비트 크기 비교 회로 6.4. 상위 비트의 비교 결과를 고려한 1 비트 크기 비교 회로 6.5. 4 비트 이진수 크기 비교 회로 실험 7. 다양한 조합논리회로 1 7.1. 인코더 7.2. 디코더 7.3. 멀티플렉서 7.4. 디멀티플렉서 7.5. 2 입력 4 비트 멀티플렉서 실험 8. 다양한 조합논리회로 2 8.1. Binary to Gray 코드 변환기 8.2. 7 세그먼트 LED 구동회로 8.3. 홀수 패리티 발생 회로 8.4. 홀수 패리티 검사 회로 실험 9. 래치와 플립플롭 9.1. SR 래치 회로 9.2. D 래치 회로 9.3. D 플립플롭 회로 9.4. D 플립플롭 TTL7474 회로 9.5. JK 플립플롭 회로 9.6. JK 플립플롭 TTL7473 회로 9.7. T 플립플롭 회로 실험 10. 레지스터 10.1. 4 비트 레지스터 10.2. 인에이블 단자를 가진 4 비트 레지스터 10.3. 4 비트 쉬프트 레지스터 10.4. 레지스터 파일 회로 실험 11. 카운터 11.1. JK 플립플롭으로 구현한 동기식 4 비트 이진 카운터 11.2. D 플립플롭으로 구현한 동기식 4 비트 이진 카운터 11.3. D 플립플롭으로 구현한 비동기식 4 비트 이진 카운터 11.4. D 플립플롭으로 구현한 동기식 Mod 6 카운터 실험 12. 유한상태머신 12.1. Mealy 타입 Level-to-Pulse 변환기 12.2. Moore 타입 Level-to-Pulse 변환기 12.3. Moore 타입 온도 조절기 12.4. Moore 타입 패턴 감지 회로 실험 13. 뺄셈 차의 절대값 연산기 13.1. 뺄셈 차의 절대값 연산기 사양 13.2. 4 비트 뺄셈기 13.3. 정수 부호 변환기 13.4. 뺄셈 차의 절대값연산기 실험 14. Braun Array Multiplier 14.1. Braun Array Multuiplier 사양 14.2. 전가산기 14.3. BAM 배열 곱셈기 실험 15. 최대값 감지 회로 15.1. 최대값 감지 회로 사양 15.2. 인에이블 단자를 가진 4 비트 레지스터 15.3. 4 비트 이진수 크기 비교 회로 15.4. 최대값 감지 회로 실험 16. 범위 지정 합산기 회로 16.1. 범위 지정 합산기 회로 사양 16.2. 2 입력 4 비트 멀티플렉서 16.3. 2 입력 8 비트 멀티플렉서 16.4. 인에이블 단자를 가진 4 비트 레지스터 16.5. 4 비트 덧셈기 16.6. 8 비트 덧셈기 16.7. 4 비트 일치 감지 회로 16.8. 제어 회로 16.9. 범위 지정 합산기 회로 부록 1. 웹기반 IP 재사용 설계 및 검증 CAD 시스템, Flowrian 부록 1.1. Flowrian의 독창성 부록 1.2. 웹기반 CAD 시스템 부록 1.3. Flowrian의 설치 안내 부록 1.4. 논리회로도 설계 및 시뮬레이션 검증 흐름 안내