SOC설계 응용및실습

1장. SoC에 대한 이해 1
1.1 개요 1
1.2 ASIC의 종류 2
1.2.1 Full-custom ASIC 2
1.2.2 Semicustom ASIC 2
1.2.3 Programmable ASIC 5
1.3 ASIC의 발전과정과 미래의 ASIC 8

2장. H/W & S/W co-simulation 환경 13
2.1 개요 13
2.2 Co-design 14
2.2.1 코드디자인 흐름 15
2.3 Co-simulation 20

3장. 마이크로프로세서의 사용 및 소프트웨어 이해 25
3.1 S/W에서 활용하는 마이크로프로세서 25
3.1.1 마이크로프로세서 25
3.1.2 S/W에서 마이크로프로세서 활용 29

3.2 Quartus II SOPC Builder및 NIOS II IDE의 이해 30
3.2.1 Quartus II SOPC Builder의 이해 30
3.2.2 NIOS II IDE의 이해 31
3.3 S/W환경에서 마이크로프로세서 설계 31

4장. C/C++와 내장 마이크로프로세서를
이용한 High Level 설계 49
4.1 개발 기간을 단축시키는 설계 방법 50
4.2 Co-design의 필요성 및 기본 구조 51
4.3 Co-design의 전체 흐름 53
4.4 Hardware / Software Communication 54
4.5 통합 설계의 세부 과제 55
4.5.1 시스템 사양 및 설계 환경 55
4.5.2 시뮬레이션과 설계 검증 55
4.5.3 분할과 합성 57
4.6 DE II 보드의 cyclone II 내에 있는 마이크로프로세서 활용 방법 60

5장. SYSTEM C 와 verilog HDL을 이용한 하드웨어 설계 71
5.1 Verilog 를 이용한 하드웨어 모델링 71
5.1.1 MODULE 72
5.1.2 PORT 74
5.1.3 순차 처리 74
5.1.4 Data Types (데이터 형) 75
5.1.5 ASSIGNMENT 77
5.1.6 연산자 78
5.1.7 verilog 구문 80
5.2 SystemC를 이용한 하드웨어 모델링 82

5.2.1 SystemC의 구성 82
5.2.2 Module 83
5.2.4 채널 87
5.2.5 포트 88
5.2.6 자료형 90
5.2.7 연산자 90
5.2.8 함수 91
5.2.9 시뮬레이션 91
5.3 32tap-FIR filter 모델링 예 93
5.3.1 필터 계수 구하기 및 테스트 벤치 파일 구하기 93
5.3.2 하드웨어 구조 모델링 94
5.3.3 하드웨어 구조 모델링 94

6장. Gate Level Simulation 99
6.1 개요 99
6.1.1 Gate Level Simulation이란? 99
6.1.2 Event-based 시뮬레이션 100
6.2 Modelsim 사용 방법 101
6.2.1 Modelsim 소개 101
6.2.2 Modelsim 사용법 102

7장. DE II 보드를 이용한 FPGA 구현 및 검증 113
7.1 개요 113
7.2 FPGA 및 DE2 보드 이해 114
7.2.1 FPGA 구성 114
7.2.2 FPGA 와 SOC의 차이점 115
7.2.3 DE II 보드 구성 116
7.3 DE2에서의 하드웨어 설계 117
7.3.1 H/W 설계 예 : VGA 디스플레이 118
7.4 H/W 및 S/W를 이용한 FPGA 구현 131

8장. Gate Level을 트랜지스터 Level로 변환 139
8.1 개요 139
8.2 Cadence의 composer 사용법 139
8.2.1 실행하기 139
8.2.2 인버터 설계하기 141
8.2.3 셀과 뷰 만들기 143
8.2.4 스키메틱 편집기 사용법 144
8.2.5 심볼 편집기 사용법 147
8.3 hierarchy한 4bit Full Adder의 구성 149
8.3.1 AND 스키메틱 및 심볼 만들기 152
8.4 Netlist 추출방법 156

9장. 공정에 최적화된 트랜지스터 Level Simulation 163
9.1 개요 163
9.1.1. 트랜지스터 Level Simulation 163
9.1.2 SPICE 소개 164
9.2 트랜지스터 파라미터 추출과 트랜지스터 SPICE 모델 165
9.3 Hspice 시작 및 사용 방법 166
9.3.1 Hspice 시작 166
9.3.2 Hspice 사용 방법 172
9.4 Analysis Type 175
9.4.1 DC Operating Point Analysis and DC Analysis 176
9.4.2 Transient Analysis 179
9.4.3 AC Sweep and Small Signal Analysis 182

10장. Automatic Placement & Route(Synopsys tools) 185
10.1 개요 185
10.2 Synthesis with Synopsys Design Compiler 186
10.2.1 합성이란? 186
10.2.2 Target library 설정 187
10.2.3 Design Object 187
10.2.4 Timing Constraints 189
10.2.5 Environmental Attributes 191
10.2.6 Setup time and Hold time 192
10.2.7 Timing Analysis 193
10.2.8 Design Compiler Lab 194
10.3 Placement & Route with Synopsys Astro 205
10.3.1. Place & Route 란? 205
10.3.2 Design & Timing setup 207
10.3.3 Floorplanning 209
10.3.4 Placement 211
10.3.5 CTS 214
10.3.6 Routing 219
10.3.7 Design for Manufacturing 221
10.3.8 Astro Lab 223

11장. Full-Custom Layout과 Standard Cell Generation 239
11.1 개요 239
11.2 이론 240
11.2.1 MOS 트랜지스터의 구조 240
11.3 실습 : 2-input Nand Gate의 Standard Cell 생성 241
11.3.1 Cadence IC5033 실행과 소개 242
11.3.2 Schematic Entry 245
11.3.3 HSPICE를 이용한 시뮬레이션 247
11.3.4 Layout 255
11.3.6 Post Simulation 266

찾아보기 269

머 리 말

오늘날 반도체 관련 기술의 눈부신 발전으로 지식기반 정보화사회에 진입할 수 있었으며, 반도체 관련기술의 핵심은 집적회로 설계기술이다. 우리나라의 경제를 견인하고 있는 최대 수출품은 반도체 관련기술이며 앞으로도 계속 국가의 발전을 위해서는 반도체 설계관련 인력의 수요가 증가할 것으로 예상된다.
현재 대부분의 정보단말 제품은 소형?경량화가 요구되고 있으며 유비쿼터스 모바일 기능이 주요 설계요구사항이 되어감에 따라 부품의 고집적 설계기술은 가장 중요한 기술이 되었다. 현재 생산되고 있는 인텔의 CPU는 45nm 공정을 사용하는 3 GHz이상의 동작속도를 제공하며 하나의 CPU에 약 8억2천만개의 트랜지스터가 집적되었다. 고집적도를 달성할 수 있는 가장 핵심적인 기술은 반도체 재료기술, 반도체 공정기술 및 반도체 설계기술이다. 2000년도 이전에는 여러 개의 부품을 이용하여 보드 형태로 제작된 제품이 현재는 하나의 집적회로에 통합하여 구현할 수 있다. 이와 같이 시스템의 기능을 하나의 칩에 집적할 수 있도록 설계하는 기술을 SoC (system-on-chip)이라고 한다. 우리가 매일 사용하고 있는 무선전화기에도 무선신호를 송수신하는 기능을 담당하는 모뎀용 단일 SoC 칩이 내장되어 있다. SoC는 특정한 시스템의 기능을 하나의 칩에 집적한 반도체 부품으로써 전통적인 용어인 ASIC (application-specific integrated circuit)이라고도 불린다.
이러한 SoC 설계기술을 습득하기 위해서는 전자공학 전공의 학부생은 컴퓨터 구조, 신호처리, 통신 및 영상처리와 같은 시스템에 대한 이해는 물론, 논리회로, 전자회로 등과 같은 회로구현 기술에 대한 사전지식이 필요하다. 또한 대부분의 SoC는 하나의 칩에 많은 트랜지스터가 집적되므로 효율적인 설계를 위해서는 컴퓨터를 이용하는 설계도구의 사용방법의 습득이 필수적이다.
본 교재는 학부 4학년이나 대학원 1학년 학생을 대상으로 집필되었으며, 컴퓨터 기반의 SoC 설계도구의 사용방법을 습득하여 산업현장이나 연구에 바로 투입할 수 있도록 실습위주로 구성되었다. 본 교재는 11장으로 구성되었다. 1장에서는 ASIC(SoC)의 종류 및 발전과정 등을 소개하고, 2장에서는 SoC의 하드웨어와 소프트웨어 동시설계 환경에 대하여 배운다. 3장에서는 하드웨어와 소프트웨어의 동시설계 과정과 개괄적인 동시설계 기술을 습득하기 위하여 DE II 보드를 이용한 마이크로프로세서 활용방법을 알아본다. 5장에서는 상위수준의 하드웨어 설계언어인 SystemC와 RTL(registor transfer level)언어인 verilog언어를 이용한 하드웨어 모델링 기술을 습득한다. 6장에서는 상용 설계도구인 Mentor graphic 사의 Modelsim을 이용하여 게이트 수준의 verilog 언어의 모델링 방법을 소개한다. 7장에서는 DE II 보드를 이용하여 verilog 모델링 결과를 FPGA를 이용하여 합성하고 작동시키는 기술을 습득한다. 8장에서는 Cadence사의 composer 설계도구를 이용하여 트랜지터 수준의 회로를 설계하는 방법을 습득하고 9장에서는 HSPICE를 이용하여 회로의 동작을 시뮬레이션하는 방법을 배운다. 10장은 Synopsys사의 설계도구를 이용하여 back-end 과정의 핵심단계인 P&R(placement & routing) 방법을 소개한다. 11장에서는 Cadence사의 설계도구를 이용하여 디지털 회로의 library cell을 설계하거나 아날로그 회로의 집적회로 설계에 필수적인 full-custom 설계기술을 습득한다.
본 교재는 수강하는 학생들의 수준과 교육목적에 따라 필요한 chapter만 발췌하여 교육할 수도 있다. 본 교재의 출판을 위하여 매우 바쁜 연구 과정 중에도 수고해 준 경희대학교의 VLSI 연구실의 임웅철, 공현섭, 이경호, 이상훈, 금민하, 김동혁, 오세문, 조종민, 이준우, 조영민, 이길두, 최민수, 유영광 군에게 감사드린다. 또한 본 교재를 집필할 수 있도록 지원해 준 NEXT사업 담당자와 GS인터비전의 송기수 사장님께 감사드린다.