디지털 시스템 설계 및 응용

1장
Verilog 소개
1.1 하드웨어 기술 언어
1.2 모듈
1.3 데이터 형과 연산자
1.3.1 데이터 형
1.3.2 연산자
1.4 연속 할당문
1.5 순차적 할당문
1.5.1 블로킹과 논블로킹 할당문
1.5.2 감지신호 목록
1.5.3 wire와 reg
1.6 조합논리회로 모델링
1.7 순차회로 모델링
1.8 이벤트 제어
1.9 지연 시간
1.10 합성
1.11 조건문
1.11.1 조건 연산자
1.11.2 if 문과 case 문
1.12 Verilog 모델링
1.12.1 동작적 모델링
1.12.2 데이터 흐름적 모델링
1.12.3 구조적 모델링
1.13 상수
1.14 벡터
1.15 배열
1.16 Verilog 반복문
1.16.1 forever 반복문
1.16.2 for 반복문
1.16.3 while 반복문
1.16.4 repeat 반복문
1.17 테스트벤치
1.18 Task와 함수
1.18.1 함수
1.18.2 task
1.19 컴파일러 지시어
1.19.1 `define과 `undef
1.19.2 `ifdef, `else, `elsif, `endif, `ifndef
1.19.3 `include
1.19.4 `timescale
1.20 시스템 task와 시스템 함수
1.20.1 디스플레이 시스템 task
1.20.2 파일 I/O 시스템 task와 시스템 함수
1.20.3 시뮬레이션 제어 시스템 task
1.20.4 변환 함수

2장
Modelsim을 이용한 시뮬레이션
2.1 프로젝트 생성
2.2 Modelsim 시뮬레이션
2.2.1. GUI 편집기를 이용한 시뮬레이션
2.2.2 매크로 실행 파일을 이용한 시뮬레이션
2.2.3 테스트벤치를 이용한 시뮬레이션

3장
Intel Quartus Prime을 이용한 시뮬레이션
3.1. Quartus 프로젝트 만들기
3.2 Top-Level Design Entity 설계
3.2.1 Verilog HDL 파일 생성
3.3 컴파일
3.4 시뮬레이션을 위한 VWF 생성

4장
조합논리회로 설계
4.1 멀티플렉서
4.2 디멀티플렉서
4.3 디코더
4.4 인코더
4.5 비교기
4.6 반가산기
4.7 전가산기
4.8 BCD-to-7 세그먼트 디코더

5장
순차논리회로 설계
5.1 D 플립플롭
5.2 계수기
5.3 유한상태 머신
5.4 시프트 레지스터
5.5 주파수 분주기

6장
DE0-Nano 보드를 이용한 설계 실습
6.1 프로젝트 생성
6.2 Top-Level Design Entity 설계
6.3 컴파일
6.4 시뮬레이션
6.5 디바이스와 핀 할당
6.6 Full Compilation
6.7 FPGA 이미지 다운로드

7장
FPGA 임베디드 프로세서 시스템 설계 실습
7.1 Nios II 프로세서 시스템 하드웨어 설계
7.2 Nios II 프로세서 시스템 소프트웨어 구현
부록 : Intel Quartus Lite Edition 설치 방법