디지털 논리회로설계

제1장 디지털 시스템의 개요
1-1 디지털 시스템
1-1-1 디지털 신호와 아날로그 신호
1-1-2 디지털 정보의 표현
1-1-3 디지털 컴퓨터
1-2 논리 레벨과 펄스 파형
1-2-1 정 논리와 부 논리
1-2-2 펄스 파형
1-3 디지털 논리 연산
1-3-1 AND 연산
1-3-2 OR 연산
1-3-3 NOT 연산

제2장 수의 체계 및 코드화 시스템
2-1 수의 체계
2-1-1 10진수와 2진수
2-1-2 8진수와 16진수
2-1-3 진수의 변환
2-1-4 2진수의 산술 연산
2-1-5 보 수
2-1-6 음수의 표현
2-2 코드화 시스템
2-2-1 10진 코드
2-2-2 그레이 코드
2-2-3 ASCII 코드
2-2-4 오류 검출 코드

제3장 논리 게이트
3-1 기본 논리 게이트
3-2 NAND 게이트와 NOR 게이트
3-3 EX-OR 게이트와 EX-NOR 게이트
3-4 다중 입력 게이트로 확장
3-5 NAND 및 NOR 게이트를 이용한 구현
3-6 EX-OR 연산과 EX-NOR 연산

제4장 부울함수와 논리식의 간략화
4-1 부울대수
4-1-1 2치 부울대수
4-1-2 부울대수의 가설
4-1-3 부울대수의 기본 정리
4-2 부울대수를 이용한 논리회로 설계
4-2-1 최소항과 최대항
4-2-2 최소항과 최대항의 관계
4-3 부울 함수의 대수적 간략화
4-4 표준형 부울 함수
4-4-1 SOP 표현
4-4-2 POS 표현
4-5 맵에의 간략화 방법
4-5-1 2변수 및 3변수의 맵
4-5-2 4변수의 맵
4-6 퀸-맥클러스키의 간략화 방법
4-6-1 주항의 결정
4-6-2 주항의 선택

제5장 조합 논리회로
5-1 조합 논리회로의 설계 과정
5-2 조합 논리회로의 분석 과정
5-3 조합회로의 설계 예
5-3-1 가산기
5-3-2 병렬 가감산기
5-3-3 리플 캐리 가산기
5-3-4 앞보기 캐리를 가진 가산기
5-3-5 BCD 가산기
5-3-6 디코더와 인코더
5-3-7 크기 비교기
5-3-8 멀티플렉서와 디멀티플렉서
5-3-9 승산기
5-3-10 패리티 검사

제6장 플립플롭
6-1 클럭 펄스
6-2 래치와 플립플롭
6-2-1 SR 래치
6-2-2 SR 플립플롭
6-2-3 D 플립플롭
6-2-4 JK 플립플롭
6-2-5 T 플립플롭
6-3 비동기 입력
6-4 플립플롭의 타이밍 특성
6-5 Master-Slave 플립플롭

제7장 동기 순서회로
7-1 동기 순서회로의 설계 과정
7-1-1 회로 동작 기술
7-1-2 상태표 작성
7-1-3 필요한 경우 상태 축소 및 상태 할당
7-1-4 플립플롭의 수와 형태의 결정
7-1-5 상태 여기표의 유도
7-1-6 플립플롭의 출력 함수 및 회로의 입력 함수 유도
7-1-7 논리 회로의 구현
7-2 동기 순서 회로의 설계 예

제8장 레지스터, 카운터
8-1 레지스터
8-1-1 4비트 레지스터
8-1-2 병렬 로드가 가능한 레지스터
8-1-3 쉬프트 레지스터
8-1-4 병렬 로드가 가능한 쉬프트 레지스터
8-1-5 양 방향 쉬프트 레지스터
8-2 카운터
8-2-1 비동기 카운터
8-2-2 동기 카운터

제9장 메모리
9-1 ROM
9-2 PLA
9-3 RAM
9-3-1 SRAM
9-3-2 DRAM
9-4 플래시 메모리
9-4-1 동작 원리
9-4-2 구성방식

제10장 비동기 순서회로
10-1 비동기 순서회로의 분석
10-1-1 비동기 순서회로의 조합회로화
10-1-2 출력식과 여기식의 유도
10-1-3 여기표 및 전이표의 작성
10-1-4 회로의 안정성 조사
10-1-5 경주 조건과 사이클
10-2 비동기 순서회로의 설계
10-2-1 설계 명세의 기술
10-2-2 원시 흐름표의 작성
10-2-3 원시 흐름표의 상태 축소
10-2-4 전이표, 여기표, 출력 맵의 유도
10-2-5 논리회로의 구현
10-2-6 경주 문제와 해저드