디지털 디자인

서문
역자서문

chapter 01 개요
1.1 디지털 설계에 대해서
1.2 아날로그 VS 디지털
1.3 디지털 소자
1.4 디지털 설계의 전자적인 측면
1.5 디지털 설계의 소프트웨어 측면
1.6 집적 회로
1.7 프로그램 가능한 논리 소자
1.8 맞춤형 직접 회로
1.9 인쇄 회로기판
1.10 디지털-설계 레벨
1.11 가장 중요한 점
1.12 덧붙여서
연습문제

chapter 02 수 체계 및 코드
2.1 자릿수 체계
2.2 8진 및 16진수
2.3 일반적인 자릿수 체계 변환
2.4 비 10진수의 덧셈과 뺄셈
2.5 음수의 표현
2.5.1 부호화 크기 표현 / 2.5.2 보수 체계 / 2.5.3 기저의 보수 표현 / 2.5.4 2의 보수 표현
2.5.5 축소 기저의 보수 표현 / 2.5.6 1의 보수 표현 38 / 2.5.7 초과 표현
2.6 2의 보수 덧셈 및 뺄셈
2.6.1 덧셈 법칙 / 2.6.2 그래프식 고찰 / 2.6.3 오버플로우 / 2.6.4 뺄셈 법칙 / 2.6.5 2의 보수 및 비부호화 2진수
2.7 1의 보수 덧셈 및 뺄셈
2.8 2진 곱셈
2.9 2진 나눗셈
2.10 10진수의 2진 코드
2.11 그레이 코드
2.12 문자 코드
2.13 동작, 조건 및 상태의 코드
2.14 n-입방체 및 ...거리
2.15 오류 검출 코드 및 오류 수정 코드
2.15.1 오류 검출 코드 / 2.15.2 오류 수정 코드 밍 및 다중 오류 검출 코드 / 2.15.3 해밍 코드 / 2.15.4 CRC 코드 / 2.15.5 2차원 코드 / 2.15.6 첵섬 코드 / 2.15.7 m-out-of-n 코드
2.16 직렬 데이터 전송 및 저장 코드
2.16.1 병렬 및 직렬 데이터 / 2.16.2 직렬 라인 코드
참고문헌
연습문제
실전문제

chapter 03 디지털 회로
3.1 논리 신호와 게이트
3.2 논리군
3.3 CMOS 논리
3.3.1 CMOS 논리 레벨 / 3.3.2 MOS 트랜지스터 / 3.3.3 기본적인 CMOS 인버터 회로 / 3.3.4 CMOS NAND 게이트와 NOR 게이트 / 3.3.5 팬인 / 3.3.6 비 반전 게이트 / 3.3.7 CMOS AND-OR-INVERT와 OR-AND-INVERT 게이트
3.4 CMOS 회로의 전기적 동작
3.4.1 개관 / 3.4.2 데이터 시트와 명세서
3.5 CMOS의 정적 동작
3.5.1 논리 레벨 및 잡음 여유 / 3.5.2 저항 부하를 가진 회로의 동작 / 3.5.3 이상적이지 않은 입력을 갖는 회로 동작 / 3.5.4 팬아웃 / 3.5.5 부하의 영향 / 3.5.6 사용하지 않는 입력들 / 3.5.7 CMOS 소자를 못쓰게 만드는 방법
3.6 CMOS의 동적인 전기적 동작
3.6.1 천이 시간 / 3.6.2 전달 지연 / 3.6.3 전력 소모 / 3.6.4 전류 스파이크와 충격완화 커패시터 / 3.6.5 인덕터 효과 / 3.6.6 동시 스위칭과 그라운드 바운스
3.7 다른 CMOS 입력 및 출력 구조
3.7.1 전송 게이트 / 3.7.2 슈미트 트리거 입력 / 3.7.3 3-상태 출력 / 3.7.4 오픈 드레인 출력 / 3.7.5 LED의 구동 / 3.7.6 다중신호원 버스 / 3.7.7 결선형 논리 / 3.7.8 풀업 저항
3.8 CMOS 논리군
3.8.1 HC와 HCT / 3.8.2 AHC와 AHCT / 3.8.3 HC, HCT, AC와 ACT의 전기적 특성 / 3.8.4 AC와 ACT / 3.8.5 FCT와 FCT-T
3.9 저전압 CMOS 논리와 인터페이싱
3.9.1 3.3V LVTTL과 LVCMOS 논리 / 3.9.2 5V 톨러런트 입력 / 3.9.3 5V 톨러런트 출력 / 3.9.4 TTL/LVTTL 인터페이스 요약 / 3.9.5 3.3V보다 적은 논리 레벨
3.10 바이폴라 논리
3.10.1 다이오드 로직 / 3.10.2 바이폴라 접합 트랜지스터 / 3.10.3 트랜지스터-트랜지스터 논리 / 3.10.4 TTL 논리 레벨과 잡음 여유 / 3.10.5 TTL 팬아웃 / 3.10.6 TTL 군 / 3.10.7 TTL 데이터 시트 / 3.10.8 CMOS/TTL 인터페이싱 / 3.10.9 에미터 결합 논리
참고문헌 172
연습문제
실전문제

chapter 04 조합 논리 설계 원리
4.1 스위칭 대수
4.1.1 공리 / 4.1.2 단일 변수 정리 / 4.1.3 2변수 및 3변수 정리 / 4.1.4 n변수 정리 / 4.1.5 쌍대성 / 4.1.6 논리 함수의 표준 표현
4.2 조합 회로 해석
4.3 조합 회로 합성
4.3.1 회로 표현 및 설계 / 4.3.2 회로 조작 / 4.3.3 조합 회로의 최소화 / 4.3.4 카노맵 / 4.3.5 곱의 합 최소화 / 4.3.6 다른 최소화 주제 / 4.3.7 프로그램화된 최소화 방법
4.4 타이밍 해저드
4.4.1 정적 해저드 / 4.4.2 맵을 사용한 정적 해저드 찾기 / 4.4.3 동적 해저드 / 4.4.4 무 蔓骸?회로의 설계
참고문헌
연습문제
실전문제

chapter 05 하드웨어 서술어
5.1 HDL 기반 디지털 설계
5.1.1 왜 HDL인가? / 5.1.2 HDL 툴 모음 / 5.1.3 HDL 기반 설계 흐름
5.2 ABEL 하드웨어 서술어
5.2.1 ABEL 프로그램 구조 / 5.2.2 ABEL 컴파일러 연산 / 5.2.3 when문과 방정식 블록 / 5.2.4 진리표 / 5.2.5 범위, 집합 및 관계 / 5.2.6 테스트 벡터들 / 5.2.7 부가적인 ABEL 특성
5.3 VHDL 하드웨어 서술어
5.3.1 프로그램 구조 / 5.3.2 형, 상수와 배열 / 5.3.3 함수와 프로시저 / 5.3.4 라이브러리와 패키지 / 5.3.5 구조적 설계 요소 / 5.3.6 데이터 흐름 설계 요소 / 5.3.7 동작 설계 요소 / 5.3.8 시간 차원 / 5.3.9 시뮬레이션 / 5.3.10 테스트 벤치 / 5.3.11 순차 논리 설계를 위한 VHDL 특성 / 5.3.12 합성
참고문헌
연습문제
실전문제

chapter 06 조합 논리 설계 실습
6.1 문서 표준
6.1.1 블록도 / 6.1.2 게이트 심볼 / 6.1.3 신호 명칭 및 활성 준위 / 6.1.4 핀의 활성 준위 / 6.1.5 버블 대 버블 논리 설계 / 6.1.6 HDL 프로그램의 신호 명명 / 6.1.7 도면 배치 / 6.1.8 버스 / 6.1.9 부가적인 회로도 정보
6.2 회로 타이밍
6.2.1 타이밍 도면 / 6.2.2 전파 지연 / 6.2.3 타이밍 명세서 / 6.2.4 타이밍 분석 / 6.2.5 타이밍 분석 도구
6.3 조합 PLD
6.3.1 프로그램 가능한 논리 배열 / 6.3.2 프로그램 가능한 배열 논리 소자 / 6.3.3 제네릭 배열 논리 소자 / 6.3.4 복합 PLD / 6.3.5 CMOS PLD 회로 / 6.3.6 소자 프로그래밍과 테스팅
6.4 디코더
6.4.1 이진 디코더 / 6.4.2 대규모 소자의 논리 기호 / 6.4.3 74x138 3-to-8 디코더 / 6.4.4 이진 디코더의 종속 접속 / 6.4.5 ABEL과 PLD에서의 디코더 / 6.4.6 VHDL에서의 디코더
6.5 인코더
6.5.1 우선권 인코더 / 6.5.2 74x148 우선권 인코더 / 6.5.3 ABEL과 PLD에서의 인코더 / 6.5.4 VHDL에서의 인코더
6.6 3-상태 소자
6.6.1 3-상태 버퍼 / 6.6.2 표준 MSI 3-상태 버퍼 / 6.6.3 ABEL과 PLD에서의 3-상태 출력 / 6.6.4 VHDL에서의 3-상태 출력
6.7 멀티플렉서
6.7.1 표준 MSI 멀티플렉서 / 6.7.2 멀티플렉서 확장 / 6.7.3 멀티플렉서, 디멀티플렉서 및 버스 / 6.7.4 ABEL과 PLD에서의 멀티플렉서 / 6.7.5 VHDL에서의 멀티플렉서
6.8 XOR 게이트와 패리티 회로
6.8.1 XOR 게이트와 XNOR 게이트 / 6.8.2 패리티 회로 / 6.8.3 74x280 9비트 패리티 생성기 / 6.8.4 패리티 검사 응용 / 6.8.5 ABEL과 PLD에서의 XOR 게이트와 패리티 회로 / 6.8.6 VHDL에서의 XOR 게이트와 패리티 회로
6.9 비교기
6.9.1 비교기 구조 / 6.9.2 반복 회로 / 6.9.3 반복 비교기 회로 / 6.9.4 표준 MSI 크기 비교기 / 6.9.5 HDL에서의 비교기 / 6.9.6 ABEL과 PLD에서의 비교기 / 6.9.7 VHDL에서의 비교기
6.10 가산기, 감산기 및 ALU
6.10.1 반가산기와 전가산기 / 6.10.2 리플 가산기 / 6.10.3 감산기 / 6.10.4 캐리 예견 가산기 / 6.10.5 MSI 가산기 / 6.10.6 MSI 산술 논리 장치 / 6.10.7 그룹 캐리 예견 / 6.10.8 ABEL과 PLD에서의 가산기 / 6.10.9 VHDL에서의 가산기
6.11 조합 논리 승산기
6.11.1 조합 논리 승산기 구조 / 6.11.2 ABEL과 PLD에서의 곱셈 / 6.11.3 VHDL에서의 곱셈
참고문헌
연습문제
실전문제

chapter 07 순차적 논리 설계의 원리
7.1 쌍안정 소자
7.1.1 디지털 분석 / 7.1.2 아날로그 분석 / 7.1.3 준안정 동작
7.2 래치 및 플립플롭
7.2.1 S-R 래치 / 7.2.2 래치 / 7.2.3 인에이블을 갖는 S-R 래치 / 7.2.4 D 래치 / 7.2.5 에지트리거 D 플립플롭 / 7.2.6 인에이블을 갖는 에지트리거 D 플립플롭 / 7.2.7 스캔 플립플롭 / 7.2.8 마스터/슬레이브 S-R 플립플롭 / 7.2.9 마스터/슬레이브 J-K 플립플롭 / 7.2.10 에지트리거된 J-K 플립플롭 / 7.2.11 T 플립플롭
7.3 클럭드 동기 상태 기계 해석
7.3.1 상태 기계 구조 / 7.3.2 출력 논리 / 7.3.3 특성 방정식 / 7.3.4 D 플립플롭을 가진 상태 기계 분석
7.4 클럭드 동기 상태 기계 설계
7.4.1 상태 테이블 설계의 예 / 7.4.2 상태 최소화 / 7.4.3 상태 지정 / 7.4.4 D 플립플롭을 이용한 합성 / 7.4.5 J-K 플립플롭을 사용한 합성 / 7.4.6 D 플립플롭을 사용한 다른 설계의 예
7.5 상태 다이어그램을 사용한 상태 기계 설계
7.6 천이 목록을 이용한 상태 기계 합성
7.6.1 천이 방정식 / 7.6.2 여기 방정식 / 7.6.3 스키마의 변화 / 7.6.4 상태 기계의 구현
7.7 또 다른 상태 기계 설계의 예
7.7.1 찍기 게임 / 7.7.2 미사용 상태 / 7.7.3 출력 부호화 상태의 지정 / 7.7.4 Don’t Care 상태 부호화
7.8 상태 기계의 분해
7.9 귀환 순차 회로의 분석
7.9.1 기본적인 해석 / 7.9.2 다중 귀환 루프를 가지는 회로의 분석 / 7.9.3 경주 / 7.9.4 상태 테이블과 흐름 테이블 / 7.9.5 CMOS D 플립플롭 해석
7.10 귀환 순차 회로 설계
7.10.1 래치 / 7.10.2 기본 모드 흐름 테이블 설계 / 7.10.3 흐름 테이블의 최소화 / 7.10.4 무 경주 상태의 지정 / 7.10.5 여기 방정식 / 7.10.6 필수적인 해저드 / 7.10.7 요약
7.11 ABEL 순차 회로 설계의 기능
7.11.1 레지스터된 출력 / 7.11.2 상태 다이어그램 / 7.11.3 외부 상태 메모리 / 7.11.4 Moore 출력에 대한 명시 / 7.11.5 WITH를 이용한 Mealy와 파이프라인된 출력의 명시 / 7.11.6 테스트 벡터
7.12 VHDL을 사용한 순차 회로 설계
7.12.1 클럭드 회로 / 7.12.2 VHDL을 사용한 상태 기계 설계 / 7.12.3 VHDL 상태 기계 예제 / 7.12.4 VHDL의 상태 지정 / 7.12.5 VHDL에서의 파이프라인된 출력 / 7.12.6 상태 테이블 없이 직접 VHDL 코딩하기 / 7.12.7 좀 더 많은 VHDL 상태 기계의 예제 / 7.12.8 VHDL에서 플립플롭에 대한 명시 / 7.12.9 VHDL 상태 기계의 테스트 벤치 / 7.12.10 귀환 순차 회로
참고문헌
연습문제
실전문제

chapter 08 순차 논리 설계 실습
8.1 순차 회로 문서 표준
8.1.2 논리 심볼 / 8.1.3 상태 기계 서술 / 8.1.4 타이밍 도면과 명세
8.2 래치와 플립플롭
8.2.1 SSI 래치와 플립플롭 / 8.2.2 스위치 디바운스 / 8.2.3 가장 간단한 스위치 디바운스 / 8.2.4 버스 유지 회로 / 8.2.5 Multibit 레지스터와 래치 / 8.2.6 ABEL과 PLD에서의 레지스터와 래치 / 8.2.7 VHDL에서의 레지스터와 래치
8.3 순차 PLD
8.3.1 순차 GAL 소자 / 8.3.2 PLD 타이밍 명세
8.4 카운터
8.4.1 리플 카운터 / 8.4.2 동기 카운터 / 8.4.3 MSI 카운터와 응용 / 8.4.4 이진 카운터 상태 디코딩 / 8.4.5 ABEL과 PLD에서의 카운터 / 8.4.6 VHDL에서의 카운터
8.5 시프트 레지스터
8.5.1 시프트 레지스터 구조 / 8.5.2 MSI 시프트 레지스터 / 8.5.3 시프트 레지스터 카운터 / 8.5.4 링 카운터 / 8.5.5 존슨 카운터 / 8.5.6 선형 피드백 시프트-레지스터 카운터 / 8.5.7 ABEL과 PLD에서의 시프트 레지스터 / 8.5.8 VHDL에서의 시프트 레지스터
8.6 반복 회로 대 순차 회로
8.7 동기 설계 방법론
8.7.1 동기 시스템 구조
8.8 동기 설계의 장애요소
8.8.1 클럭 스큐 / 8.8.2 클럭 게이팅 / 8.8.3 비동기 입력
8.9 동기 장치 오동작과 준안정
8.9.1 동기 장치 오동작 / 8.9.2 준안정 상태 해결 시간 / 8.9.3 신뢰성 있는 동기 장치 설계 / 8.9.4 준안정 타이밍의 분석 / 8.9.5 더 나은 동기 장치 / 8.9.6 다른 동기 장치 설계 / 8.9.7 고속 데이터 전송의 동기화
참고문헌
연습문제
실전문제

chapter 09 메모리, CPLD, 그리고 FPGA
9.1 ROM
9.1.1 ‘무작위’ 조합 논리 기능을 위한 ROM의 사용 / 9.1.2 ROM의 내부 구조 / 9.1.3 이차원 디코딩 / 9.1.4 시판되는 ROM의 종류 / 9.1.5 ROM 제어 입력과 타이밍 / 9.1.6 ROM 응용
9.2 읽기/쓰기 메모리
9.3 정적 RAM
9.3.1 정적 RAM 입력과 출력 / 9.3.2 정적 RAM 내부 구조 / 9.3.3 정적 RAM 타이밍 / 9.3.4 표준 정적 RAM / 9.3.5 동기 SRAM
9.4 DRAM
9.4.1 DRAM 구조 / 9.4.2 SDRAM 타이밍 / 9.4.3 DDR SDRAM
9.5 CPLD
9.5.1 Xilinx XC9500 CPLD 계열 / 9.5.2 기능 블럭 구조 / 9.5.3 입력/출력 블럭 구조 / 9.5.4 스위치 매트릭스
9.6 FPGA
9.6.1 Xilinx 사의 XC4000 FPGA 계열 / 9.6.2 가변 구성 논리 블럭 / 9.6.3 입출력 블럭 / 9.6.4 프로그램 가능한 연결
참고문헌
연습문제
실전문제

색인