Flowrian을 이용한 Verilog HDL 논리 회로 설계 및 검증 실험

1. 조합논리회로 1.1. 반가산기 설계 1.2. 전가산기 설계 1.2.1. Dataflow 타입 전가산기 설계 1.2.2. Behavior 타입 전가산기 설계 1.2.3. Structure 타입 전가산기 설계 1.3. 멀티플렉서 설계 1.4. 인코더 설계 1.5. 디코더 설계 1.6. 홀수 패리티 생성기 설계 1.7. Binary to Gray 디코더 설계 1.8. Tri-State 버퍼 설계 2. 순서논리회로 2.1. D형 래치 설계 2.2. D형 플립플롭 설계 2.3. JK형 플립플롭 설계 2.4. 레지스터 설계 2.5. 쉬프트 레지스터 설계 2.6. BCD 카운터 설계 2.7. 링 카운터 설계 2.8. 롬 (ROM) 설계 2.9. 램 (RAM) 설계 3. 유한상태머신 3.1. Level to Pulse 변환기 설계 3.1.1. Mealy 타입의 RTL 설계 3.1.2. Mealy 타입의 논리회로도 설계 3.1.3. Moore 타입의 RTL 설계 3.1.4. Moore 타입의 논리회로도 설계 3.2. 패턴 감지 회로 설계 3.3. 마이크로 시퀀서 설계 3.4. 교통 신호등 제어기 설계 3.4.1. 전역 상수 설계 3.4.2. 타이머 모듈 설계 3.4.3. 제어 모듈의 설계 3.4.4. 최상위 모듈 설계 4. 데이터패스 4.1. ALU 회로 설계 4.2. 버스를 통한 데이터 이동 회로 설계 4.2.1. 8 비트 Tri-State Buffer 설계 4.2.2. 최상위 모듈 설계 4.3. Look-up Table 을 이용한 곱셈 회로 설계 4.3.1. 6 비트 레지스터 설계 4.3.2. Look-up Table 설계 4.3.3. 최상위 모듈 설계 5. 응용 회로 설계 5.1. 8 비트 바이너리 덧셈기 설계 5.1.1. 전가산기 설계 5.1.2. 8 비트 바이너리 덧셈기 최사위 모듈 설계 5.2. 4 자리 십진수 덧셈기 설계 5.2.1. 전가산기 설계 5.2.2. 1 자리 십진수 덧셈기 설계 5.2.3. 4 자리 십진수 덧셈기 최상위 모듈 설계 5.3. Add-Shift 방식 곱셈기 설계 5.3.1. 제어 모듈 설계 5.3.2. Add-Shift 방식 곱셈기 최상위 모듈 설계 5.4. 최대공약수 (GCD) 연산 회로 설계 5.4.1. RT 수준 GCD 설계 5.4.2. 데이터 처리형 구조의 GCD 설계 5.4.2.1. 2 입력 멀티플렉서 설계 5.4.2.2. 비동기 리셋 레지스터 설계 5.4.2.3. 동기 리셋 레지스터 설계 5.4.2.4. 레지스터 설계 5.4.2.5. Ripple Carry Adder 설계 5.4.2.6. Carry Lookahead Adder 설계 5.4.2.7. 비교기 설계 5.4.2.8. 뺄셈기 설계 5.4.2.9. GCD 최상위 모듈 설계 5.4.3. FSMD 형 구조의 GCD 설계 5.4.3.1. 데이터패스 모듈 설계 5.4.3.2. 제어 모듈 설계 5.4.3.3. GCD 최상위 모듈 설계 5.5. 덧셈 전용 프로세서 설계 5.5.1. 8 비트 레지스터 설계 5.5.2. 프로그램 카운터 설계 5.5.3. 메모리 설계 5.5.4. 데이터패스 설계 5.5.5. 컨트롤러 설계 5.5.6. 최상위 덧셈 전용 프로세서 설계 부록 1. 웹 기반 IP 재사용 설계 및 검증 CAD 시스템, Flowrian 부록 1.1. Flowrian의 독창성 부록 1.2. 웹 기반 CAD 시스템 부록 1.3. Flowrian의 설치 부록 1.4. Verilog 설계 및 시뮬레이션 검증 흐름