Verilog 디지털 논리회로 설계 실험

1. 조합논리회로
1.1. 반가산기 설계
1.2. 전가산기 설계
1.2.1. Dataflow 타입 전가산기 설계
1.2.2. Behavior 타입 전가산기 설계
1.2.3. Structure 타입 전가산기 설계
1.3. 멀티플렉서 설계
1.4. 인코더 설계
1.5. 디코더 설계
1.6. 홀수 패리티 생성기 설계
1.7. Binary to Gray 디코더 설계
1.8. Tri-State 버퍼 설계

2. 순서논리회로
2.1. D형 래치 설계
2.2. D형 플립플롭 설계
2.3. JK형 플립플롭 설계
2.4. 레지스터 설계
2.5. 쉬프트 레지스터 설계
2.6. BCD 카운터 설계
2.7. 링 카운터 설계
2.8. 롬(ROM) 설계
2.9. 램(RAM) 설계

3. 유한상태머신
3.1. Level to Pulse 변환기 설계
3.1.1. Mealy 타입의 RTL 설계
3.1.2. Mealy 타입의 논리회로도 설계
3.1.3. Moore 타입의 RTL 설계
3.1.4. Moore 타입의 논리회로도 설계
3.2. Sequence Detector 설계
3.3. Microsequencer 설계
3.4. 교통 신호등 제어기 설계
3.4.1. 전역 상수 설계
3.4.2. 타이머 모듈 설계
3.4.3. 제어 모듈의 설계
3.4.4. 최상위 모듈 설계

4. 데이터패스
4.1. ALU 회로 설계
4.2. 버스를 통한 데이터 이동 회로 설계
4.2.1. 8비트 Tri-State Buffer 설계
4.2.2. 최상위 모듈 설계
4.3. Look-up Table을 이용한 곱셈 회로 설계
4.3.1. 6비트 레지스터 설계
4.3.2. Look-up Table 설계
4.3.3. 최상위 모듈의 설계

5. 응용 회로 설계
5.1. 절대값 연산 회로 설계
5.1.1. 4비트 덧셈 모듈 설계
5.1.2. 4비트 뺄셈 모듈 설계
5.1.3. 4비트 Negation 모듈 설계
5.1.4. 최상위 절대값 연산 모듈 설계
5.2. 최대공약수(GCD) 연산 회로 설계
5.2.1. RT 수준 GCD 설계
5.2.2. 데이터 처리형 구조의 GCD 설계
5.2.3. FSMD형 구조의 GCD 설계
5.2.3.1. 데이터패스 모듈 설계
5.2.3.2. 제어 모듈 설계
5.2.3.3. 최상위 모듈 설계
5.3. Add-Shift 방식의 곱셈 회로 설계
5.3.1. 제어 모듈 설계
5.3.2. 최상위 곱셈 모듈 설계

부록 1. 웹기반 IP 재사용 설계 및 검증 CAD 시스템, Flowrian
부록 1.1. Flowrian의 독창성
부록 1.2. 웹기반 CAD 시스템
부록 1.3. Flowrian의 설치
부록 1.4. Verilog 설계 및 시뮬레이션 검증 흐름