한눈에 보이는 컴퓨터 구조

CHAPTER 01 컴퓨터 구조 소개
1.1 컴퓨터 구조의 범위
1.2 컴퓨터의 구성 요소
1.3 컴퓨터의 발달 과정
1.3.1 세대별 컴퓨터 구분
1.3.2 마이크로프로세서 이후의 컴퓨터 발달 과정
1.4 교재의 구성
연습문제

CHAPTER 02 논리회로 기초
2.1 수와 코드
2.1.1 수의 체계
2.1.2 R진법의 수
2.1.3 진법 변환
2.1.4 2진수, 8진수, 16진수
2.1.5 코드(Code)
2.1.6 이진화 십진 코드
2.1.7 문자 코드
2.2 조합 논리회로
2.2.1 논리 게이트
2.2.2 정논리와 부논리
2.2.3 조합 논리회로의 표현
2.2.4 디코더
2.2.5 인코더
2.2.6 멀티플렉서와 디멀티플렉서
2.2.7 가산기
2.3 순차 논리회로
2.3.1 플립플롭
2.3.2 레지스터
2.3.3 시프트 레지스터
2.3.4 카운터
2.4 레지스터 전송 언어
2.4.1 마이크로오퍼레이션
2.4.2 레지스터 전송 언어의 표현
2.5 요약
연습문제

CHAPTER 03 컴퓨터 구조의 개요
3.1 프로그램의 실행
3.1.1 기계어 프로그램
3.1.2 프로그램 내장형 컴퓨터
3.2 컴퓨터의 구성 요소
3.2.1 중앙처리장치
3.2.2 주기억장치
3.2.3 입출력장치
3.3 시스템 버스
3.3.1 시스템 버스의 구성
3.3.2 제어 신호의 종류
3.3.3 계층적 버스
3.4 명령어
3.4.1 명령어의 구성 요소와 종류
3.4.2 오퍼랜드
3.5 명령어 실행 과정
3.5.1 프로그래머 모델
3.5.2 프로그램 실행 과정
3.6 요약
연습문제

CHAPTER 04 중앙처리장치
4.1 중앙처리장치 구성 요소
4.1.1 제어장치
4.1.2 연산기
4.1.3 레지스터
4.2 레지스터의 종류
4.2.1 제어용 레지스터
4.2.2 상태 레지스터
4.2.3 명령어 실행용 레지스터
4.2.4 스택 포인터
4.2.5 베이스 레지스터
4.2.6 인덱스 레지스터
4.2.7 레지스터의 예
4.3 인터럽트
4.3.1 인터럽트 개념
4.3.2 인터럽트 처리 과정
4.3.3 인터럽트 가능 플래그
4.3.4 인터럽트 서비스 루틴
4.4 명령어 사이클
4.5 요약
연습문제

CHAPTER 05 연산기
5.1 연산기 개요
5.2 정수
5.2.1 부호화 크기
5.2.2 보수
5.2.3 2의 보수
5.3 논리 연산
5.3.1 NOT 연산
5.3.2 AND 연산
5.3.3 OR 연산
5.3.4 XOR 연산
5.4 시프트 연산
5.4.1 논리 시프트
5.4.2 산술 시프트
5.4.3 회전
5.5 정수 산술 연산
5.5.1 단항 연산
5.5.2 덧셈과 뺄셈
5.5.3 곱셈
5.5.4 나눗셈
5.6 실수
5.6.1 부동소수점 표현
5.6.2 IEEE 754 형식
5.7 실수 연산
5.7.1 덧셈과 뺄셈
5.7.2 곱셈과 나눗셈
5.8 요약
연습문제

CHAPTER 06 명령어 집합
6.1 명령어 특성
6.1.1 명령어 구성 요소
6.1.2 명령어 표현
6.1.3 명령어 종류
6.1.4 명령어 형식
6.2 주소의 수
6.2.1 3-주소 명령어 형식
6.2.2 2-주소 명령어 형식
6.2.3 1-주소 명령어 형식
6.2.4 주소 수와 명령어 형식
6.3 주소지정방식
6.3.1 즉치 주소지정방식
6.3.2 직접 주소지정방식
6.3.3 간접 주소지정방식
6.3.4 레지스터 주소지정방식
6.3.5 레지스터 간접 주소지정방식
6.3.6 변위 주소지정방식
6.4 오퍼랜드 저장
6.4.1 데이터 정렬
6.4.2 바이트 순서
6.5 명령어 종류
6.5.1 데이터 전달 명령어
6.5.2 입출력 명령어
6.5.3 산술 연산 명령어
6.5.4 논리 연산 명령어
6.5.5 데이터 변환 명령어
6.5.6 상태 레지스터 조작 명령어
6.5.7 분기 명령어
6.5.8 서브루틴 호출 명령어
6.5.9 인터럽트 명령어
6.5.10 시스템 제어 명령어
6.6 요약
연습문제

CHAPTER 07 중앙처리장치 설계
7.1 프로그래머 모델
7.2 명령어 형식
7.3 명령어 집합
7.3.1 데이터 전달 명령어
7.3.2 데이터 처리 명령어
7.3.3 비교 및 플래그 설정 명령어
7.3.4 분기 명령어
7.3.5 서브루틴 호출 및 인터럽트 명령어
7.3.6 시스템 관리 명령어
7.4 명령어 사이클
7.5 마이크로오퍼레이션
7.5.1 인출 단계
7.5.2 실행 단계
7.5.3 정지 단계
7.5.4 인터럽트 단계
7.6 제어 신호
7.6.1 마이크로오퍼레이션 선택
7.6.2 제어신호 할당
7.6.3 검증
7.7 요약
연습문제

CHAPTER 08 제어장치
8.1 제어장치 기능
8.2 제어장치 종류
8.2.1 조합 논리회로 구현
8.2.2 순차 논리회로 구현
8.2.3 특성 비교
8.3 하드와이어드 제어장치
8.3.1 타이밍 신호 발생기
8.3.2 명령어 디코더
8.3.3 제어 신호 발생기
8.4 마이크로프로그램 제어장치
8.4.1 마이크로프로그램 동작 제어
8.4.2 제어 신호 부호화
8.4.3 마이크로프로그램 순서 제어
8.5 요약
연습문제

CHAPTER 09 기억장치
9.1 기억장치 특성
9.1.1 기억장치 종류
9.1.2 물리적 특성
9.1.3 용량 및 전송 단위
9.1.4 액세스 방법
9.1.5 성능
9.1.6 기억장치 계층
9.2 반도체 기억장치
9.2.1 종류와 특성
9.2.2 반도체 기억장치의 구조
9.3 기억장치 모듈 설계
9.3.1 기억장치 비트 폭 확장
9.3.2 기억장치 용량 확장
9.4 캐시 기억장치
9.4.1 참조의 지역성
9.4.2 캐시 기억장치 구조
9.4.3 캐시 설계시 고려 사항
9.4.4 매핑 함수
9.4.5 교체 정책
9.4.6 쓰기 정책
9.4.7 일관성 유지
9.5 가상 기억장치
9.5.1 페이지 테이블
9.5.2 변환 우선참조 버퍼
9.5.3 가상 기억장치 기능 확장
9.6 요약
연습문제

CHAPTER 10 입출력
10.1 입출력장치의 개요
10.1.1 입출력장치 종류
10.1.2 입출력 모듈
10.1.3 입출력 주소
10.1.4 입출력 방법
10.2 프로그램에 의한 입출력
10.3 인터럽트 구동 입출력
10.3.1 인터럽트 서비스 루틴
10.3.2 다중 인터럽트 처리
10.3.3 소프트웨어 폴링
10.3.4 다중 인터럽트 요청선
10.3.5 데이지 체인
10.3.6 우선순위 인코더
10.4 직접 기억장치 액세스
10.5 요약
연습문제

CHAPTER 11 고성능 컴퓨터
11.1 RISC
11.1.1 RISC 특징
11.1.2 명령어 파이프라인
11.1.3 분기 예측
11.2 슈퍼스칼라 프로세서
11.2.1 슈퍼스칼라 프로세서의 구조
11.2.2 데이터 의존성
11.2.3 스케줄링 정책
11.3 병렬처리 컴퓨터
11.3.1 컴퓨터의 분류
11.3.2 SIMD형 프로세서
11.3.3 MIMD형 컴퓨터
11.3.4 병렬처리의 한계
11.4 요약
연습문제

부록 ToyCOM 시뮬레이터
A.1 기능
A.2 화면 구성
A.3 ToyCOM 프로그램
A.4 시뮬레이션
A.5 이전 버전과의 차이점

연습문제 정답